负沿触发双J－K 触发器（带清零） LS73 有单独的J、K、清零(CLR)和时钟(CLK)输入，当时钟进到高电平时，输入端被赋能，数据被接受，当时钟脉冲处于高电平时，输入端J、K 的逻辑电平可以允许改变，并且只要具有最小的建立时间，那么根据真值表，双稳态即可实现，输入数据只在时钟脉冲的负沿上被传递到输出端。
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